APECS – Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems

Im Rahmen des EU Chips Act wird durch die Forschungsfabrik Mikroelektronik Deutschland (FMD) gemeinsam mit europäischen Partnern die Pilotlinie APECS-PL („Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems“) aufgebaut. Ziel ist die Schaffung einer durchgängigen Plattform für die Entwicklung, Integration und pilotnahe Fertigung moderner mikroelektronischer Systeme sowie die Beschleunigung des Transfers in industrielle Anwendungen. Indem die APECS-Pilotlinie großen Industrieunternehmen, KMU und Start-ups einen leichteren Zugang zu Spitzentechnologie ermöglicht, wird sie eine solide Grundlage für widerstandsfähige und robuste europäische Halbleiterlieferketten schaffen.

Beitrag des Fraunhofer IAF

Als ein in der FMD kooperierendes Institut entwickelt das Fraunhofer IAF im Rahmen von APECS neuartige InGaAs-auf-Si- und GaN-auf-SiC-Chiplets für Hochfrequenzanwendungen sowie Microbump-Interposer. Diese Technologien eignen sich aufgrund herausragender Werte in zentralen Parametern wie Rauschen, Ausgangsleistung und Effizienz besonders gut für Hochfrequenzanwendungen und versprechen Innovationen in der Messtechnik, Kommunikation, Radartechnik und Sensorik.

Zudem treibt das Fraunhofer IAF den gezielten Ausbau seiner Infrastruktur sowie die Umstellung der Fertigung auf in der Industrie etablierte Wafergrößen  voran. Diese Maßnahmen sichern die langfristige Anschlussfähigkeit an industrielle Standards und erleichtern den Transfer neuer Technologien in skalierbare, marktfähige Lösungen. 

Wesentliche Fortschritte seit Projektbeginn

Größenvergleich 4Zoll vs. 6Zoll Wafer
© Fraunhofer IAF
Das Institut erweitert seine Produktionskapazitäten auf 6-Zoll-Wafer, um den Transfer in die Industrie zu erleichtern und die Qualität der Fertigung zu verbessern.

Am Fraunhofer IAF wurde seit Beginn des Projektes insbesondere der Aufbau einer technologisch führenden und zukunftsfähigen Infrastruktur vorangetrieben. Parallel dazu konnten wesentliche Fortschritte in der Entwicklung zentraler Schlüsseltechnologien für die Chiplet-basierte Systemintegration erzielt werden. Dazu zählen insbesondere die Realisierung zuverlässiger Kontaktierungstechnologien durch galvanisch hergestellte Indium-Bumps, die eine effiziente elektrische Anbindung sowie eine verbesserte Wärmeabfuhr ermöglichen, sowie die Entwicklung verlustarmer Interposer-Strukturen. Im Bereich der Quarz-Interposer wurden erste erfolgreiche Ansätze zur Herstellung hochpräziser Substratdurchkontaktierungen mittels laserbasierter und nasschemischer Ätzverfahren demonstriert, die eine Grundlage für Hochfrequenzanwendungen darstellen.

Aufbauend auf diesen technologischen Entwicklungen wurde mit weiteren Fraunhofer Instituten die Umsetzung erster Demonstratoren initiiert, um die Leistungsfähigkeit der entwickelten Ansätze systemnah zu validieren.

Ein Demonstrator hat die Heterointegration des Hochfrequenz GaN-Chiplet mit dem Si-Chiplet zu einem gemeinsamen System zum Ziel. Hierbei kommt die Fan-Out Wafer-Level Packaging (FOWLP)-Technologie zum Einsatz, welche verlustarme und skalierbare Heterointegration bis zu höchsten Frequenzen erlaubt. Dadurch entsteht ein Gesamtsystem, das die hohe Leistungsdichte der GaN-Technologie mit der Integrationsdichte von CMOS vereint. Dadurch entsteht ein neuartiger Systemansatz, der die Grundlage für zukünftige Anwendungen in der Hochfrequenztechnik, Sensorik und Kommunikation bildet.

Außerdem entwickelt das Fraunhofer IAF zusammen mit dem Leibniz-Institut für innovative Mikroelektronik (IHP) einen hochinnovativen Demonstrator für einen sub-THz mHEMT-BiCMOS Transceiver auf Interposer-Basis. Ziel ist die Realisierung eines ultra-breitbandigen, hochauflösenden Sensors der nächsten Generation durch die Kombination von SiGe BiCMOS- und mHEMT-Chiplet-Technologien in einer leistungsfähigen heterogenen Integration mit einer exzellenten HF-Performance und Integrationsdichte. Der Demonstrator stellt einen wichtigen Schritt hin zu leistungsfähigen sub-THz Sensorsystemen für zukünftige Anwendungen dar.

PROJEKTTITEL

APECS – Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems 

LAUFZEIT

2024–2029 

FÖRDERUNG

APECS wird vom Chips Joint Undertaking und den nationalen Finanzierungsstellen von Belgien, Deutschland, Finnland, Frankreich, Griechenland, Österreich, Portugal und Spanien im Rahmen der Initiative Chips for Europe kofinanziert.

KOORDINATION

Fraunhofer-Gesellschaft

IMPLEMENTIERUNG

Forschungsfabrik Mikroelektronik Deutschland (FMD)

ZIELE

  • Verknüpfung von anwendungsorientierter Forschung und innovativer Entwicklung im Bereich der heterogenen Integration, insbesondere durch den Einsatz neuer Chiplet-Technologien.
  • Lieferung robuster und vertrauenswürdiger heterogener Systeme zur Steigerung der Innovationskapazität der europäischen Halbleiterindustrie
  • Unterstützung der europäischen Mikroelektronik durch die Standardisierung von Integrationstechnologien und die Erschließung neuer Funktionalitäten im Rahmen des STCO-Ansatzes (System-Technology Co-Optimization)
  • Unterstützung europäischer Unternehmen bei der Entwicklung fortschrittlicher Produkte mit hoher Ausbeute, auch in mittleren Stückzahlen, zu wettbewerbsfähigen Kosten
  • Bereitstellung einer einzigen Anlaufstelle für Unternehmen bis hin zu KMU und Technologie-Start-ups, um Prozesse zu vereinfachen und eine effiziente Zusammenarbeit in jeder Phase zu gewährleisten
  • Beitrag zu einer kohlenstoffneutralen und kreislauforientierten Wirtschaft durch Konzentration auf umweltfreundliche Produktion 

Fördermittelgeber

Weiterführende Informationen

 

APECS-Website

Weitere Informationen zur APECS-Pilotlinie erhalten Sie auf der APECS-Website.